2024年，集成电路行业于厘革与机缘中连续生长。面临全世界经济的新常态、技术立异的加速以和市场需求的不停变化，集成电路企业怎样于新的一年里连结竞争力并实现可连续生长？集成电路行业的IP领军企业芯耀辉科技有限公司（如下简称：芯耀辉）分享已往一年的经验与结果，瞻望未来的生长趋向与机缘。
于科技飞速生长确当下，人工智能正迎来发作式增加，AI芯片的广泛普和以和软件界说体系的迅速前进，正加速推动万物智能时代快盈VIII平台-的到来。进入后摩尔时代，传统的芯片生长路径遭受瓶颈，而3DIC、Chiplet等进步前辈封装技术崭露头角，为突破困局提供了新的动力。这些技术不仅为芯片性能及集成度的晋升斥地全新的标的目的，另有带来了立异的解决方案，成为推动芯片行业连续前进的主要驱动力。
于这一时代配景下， IP与IC设计技术正处在新一轮厘革的要害节点，迎来史无前例的机缘。于繁杂的芯片设计架构中，种种IP饰演着至关主要的脚色，它们犹如毗连芯片内部盘算模块与外部装备的桥梁，不成或者缺。AI芯片由于需要处置处罚及传输海量的数据，不仅是于芯片内部差异盘算�？橹苯有枰傩懈咚俚氖萁涣鳎帽菴PU，GPU，NPU之间会经由历程UCIe、Die-to-Die接口等IP来实现高带宽、低延迟的互连，同时也需要与外部的装备举行高效、可扩大以和一致性的互连，好比会经由历程PCIe，Serdes等接口IP与存储及收集装备等举行数据间的高速且正确的传输。而且AI芯片于运行时需要频仍地读写年夜量数据，对于内存的带宽及容量要求极高，经由历程HBM，DDR，LPDDR等接口IP与存储颗粒之间实现高速的数据传输，有用解决带宽瓶颈，加速数据于芯片及内存之间的流动，从方方面面满意AI芯片对于内存容量及带宽的需求。以是于AI芯片领域，接口IP于可以显著晋升AI芯片性能的同时，另有可以实现功效优化及扩大，资助客户充实开释设计上的潜能，肩负愈加要害的作用。
打造一站式完备IP平台解决方案，实现从传统IP向IP2.0的战略转型
回首2024年，海内半导体工业履历了诸多表里部挑战。只管云云，对于在芯耀辉而言仍是收成颇丰的一年。
面临人工智能市场迅速突起，芯耀辉推出的UCIe，HBM3E以和112G SerDes等高速接口IP均广泛运用于Chiplet及人工智能领域，UCIe技术解决了Chiplet的芯片内D2D互联问题，HBM则晋升了高带宽内存与芯片间的互联效率，而112G SerDes则实现了芯片间的高速互联，显著提高了集群效率。
UCIe依附其高带宽密度，低传输延迟与PCIe及CXL复用等上风，已经成为Chiplet中D2D互联尺度的首�。疽酝瞥龅腢CIe IP涵盖了PHY及Controller IP两年夜模块，此中PHY IP于进步前辈封装上最年夜速度可以撑持32Gbps，尺度封装上最年夜速度也能够撑持到24Gbps，而且拥有极佳的能效等到低传输延迟，最年夜传输间隔撑持到50妹妹，远超尺度和谈中的25妹妹，为客户的Chiplet方案提供了更年夜的矫捷性及可扩大性，同时Controller IP兼容FDI、AXI、CXS.B等多种接口，让客户于集成利用时实现与体系设计的无缝切换。
HBM以其高带宽、低功耗及低延迟的特征于AI、高性能盘算等领域体现凸起。芯耀辉也趁势推出了国产工艺上的HBM3E PHY及Controller IP，此中PHY的最年夜传输速度可以撑持到7.2Gbps，Controller拥有卓着的带宽使用率，最年夜速率可以撑持到10Gbps。而于SerDes领域，Serdes IP以其高数据传输速度及低功耗特征，于数据中央内部毗连及外部通讯中成为首选解决方案，芯耀辉推出了差异组合的SerDes PHY，最高撑持112Gbps，并撑持PCIe、OIF及以太网等多种和谈，满意差异客户对于速度的需求。同时，芯耀辉另有推出了兼容PCIe及CXL的节制器IP，一站式解决客户的IP选型及集成难题。
芯耀辉于2024年景功研发了上述高速IP，并已经完成交付。于研发历程中，芯耀辉就与浩繁客户举行了深切的会商并告竣了相助意向。产物推出后，迅速获得了人工智能、数据中央及高性能盘算等领域客户的踊跃回声，并与他们睁开了深切的相助。
值患上一提的是，2024年，芯耀辉乐成实现了从传统IP到IP2.0的战略转型，资助客户于猛烈的市场竞争中取患上上风。经由历程一站式完备IP平台解决方案实现了周全进级，不仅提供高性能、低功耗、强兼容的高速接口IP，另有配套提供基础IP及节制器IP，资助SoC客户从内到外晋升性能。看重产物的靠得住性、兼容性与可量产性，并提供体系级封装撑持，优化PHY结构、Bump及Ball排布，晋升量产性能，资助客户加速产物上市。同时，芯耀辉经由历程整合完备的子体系资源，从方案制订到集成验证，再到硬化及封装测试，提供端到真个解决方案。此外，芯耀辉踊跃推动国产供应链，提供Substrate及Interposer设计参考，协同上下流工业链，助力工业技术突破。
AI为半导体IP工业带来新增量，国产IP机缘与挑战齐飞
于全世界半导体IP市场规模连续增加的同时，人工智能、数据中央、智能汽车等新兴领域为半导体IP工业带来新增量，这些领域对于高性能芯片的需求不停增加，极年夜地推动了IP市场的连续生长，尤其是对于接口IP的需求日趋增长。可是随着外部一些不确定因素，国产化需求越发紧急，国产进步前辈制程的迭代速率变慢，给国产化IP提供了机缘的同时也带来了极年夜的挑战。
机缘是随着国产化需求的推动，国产芯片违靠着广漠的市场上风，为国产IP的生长提供了广漠的空间，未来市场会稳步扩张，尤其是Chiplet相干的产物及服务，一定会迎来一段蓬勃成恒久。
挑战来自在国产进步前辈工艺迭代的速率放缓和外洋进步前辈工艺获取的难度增长，SoC于这一配景下会对于国产IP提出更高的要求，需要于现有工艺基础上实现更高速的接口IP设计，无疑增长IP设计的难度及成本。与此同时， Chiplet作为SoC架构改良的首选方案，虽然能应付这些难题，但也带来了封装、测试及量产等一系列挑战，一样也会影响到IP设计。是以，IP公司不仅要提供靠得住、兼容性强且可量产的IP产物，另有需要具有强盛的体系封装设计能力及供应链治理能力，以确保总体解决方案的顺遂实行。
面临云云机缘与挑战，芯耀辉接下来将继续优化现有工艺上的接口IP，以满意客户多样化的运用场景需求，经由历程晋升接口IP性能充实开释国产工艺的潜能，同时紧跟和谈演进的法式，慢慢推出切合DDR6，LPDDR6，PCIe7等进步前辈和谈尺度的接口IP。此外也会扩大笼罩差异Foundry及工艺的Foundation IP，并推出更多性能优化的数字节制器IP，为客户提供更广泛的选择及更强的技术撑持。
于新兴的Chiplet市�。疽越峁┨逑导兜姆庾吧杓品桨福手突瞥龈呖康米⌒约翱闪坎缘腃hiplet IP产物，并联袂国产上下流企业，配合打造完备的国产供应链。于车规芯片领域，依附芯耀辉此前于AEC-Q100及ISO 26262功效宁静认证方面的富厚经验与IP堆集，公司将进一步拓展车规IP解决方案的笼罩规模，协助客户加速功效宁静评估，确保实现响应的目标ASIL品级，从而资助SoC客户缩短设计、认证及产物宣布的时间，降低成本。
芯耀辉认为，作为一家本土IP授权服务企业，必须深切相识客户的需求，周全掌握客户的运用场景及现实需求，开发出彻底贴合客户需要的IP产物并提供客户所需要的IP相干服务。同时，不克不及去做行业追随者，仅仅追求国产替换方案，而应聚焦市场需求，做其他的国产厂商没有做好的可是又很是有难度的工具。专注做有难度、有价值的产物，完美工业链，经由历程IP授权及服务为工业提供强有力的支撑，为芯片工业缔造最年夜的价值。
当前和未来十年，是半导体工业，特别是中国半导体的黄金十年，只管自去年以来，半导体行业面对增速放缓和本年越发严重的封锁形势，咱们依然坚信半导体行业将会迎来周全苏醒，于如许的市场变换历程中，越发可以或许凸显芯耀辉真实的于攻坚克难做实事，实事求是推进技术立异及解决方案方面的上风。随着行业苏醒的到来，公司将迎来更年夜的增加机缘。
瞻望2025年，芯耀辉将以全新的IP2.0成熟方案为焦点，联合高靠得住性、可量产的IP组合、完备的子体系解决方案、体系级的封装设计，以和强盛的供应链能力，预感并解决客户于IP运用中可能碰到的种种挑战，更好地顺应市场立异需求。
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