来历：IEEE
台积电于本月早些时辰在IEEE国际电子器件聚会会议（IEDM）上宣布了其N2（2nm级）制程的更多细节。该新一代工艺节点允许实现24%至35%的功耗降低或者15%的性能晋升（于不异电压下），同时其晶体管密度是上一代3nm制程的1.15倍。这些显著上风重要患上益在台积电的全栅极（Gate-All-Around, GAA）纳米片晶体管、N2 NanoFlex设计技术协同优化（DTCO）能力，以和IEDM会上胪陈的其他立异。
全栅极纳米片晶体管允许设计师调整通道宽度，以于性能及功耗效率之间实现均衡。此外，台积电的N2制程引入了N2 NanoFlex DTCO，使设计师可以或许开发面积最小且功耗效率优化的短单元，或者者性能优化的高单元。这项技术另有包罗六种阈值电压级别（6-Vt），笼罩200mV规模，经由历程台积电第三代基在偶极子的整合技术实现，涵盖n型及p型偶极子。
N2的技术亮点：
N2于工艺及器件层面引入的立异不仅经由历程优化片厚、结、掺杂激活及应力工程提高了晶体管驱动电流，另有经由历程降低有用电容（Ceff）实现了业界领先的能效。这些优化配合带来了N型及P型纳米片晶体管划分约70%及110%的I/CV速率晋升。
与F快盈VIII平台-inFET相比，N2纳米片晶体管于0.5V至0.6V的低电压规模内提供了显著更高的每一瓦性能。工艺及器件优化使时钟速率晋升约20%，同时于0.5V运行时待机功耗降低约75%。此外，联合N2 NanoFlex及多种阈值电压选项（Multi-Vt），进一步增强了高逻辑密度下设计节能处置处罚器的矫捷性。
于静态随机存取存储器（SRAM）方面，因为GAA纳米片晶体管的阈值电压颠簸（Vt-sigma）更�。琋2实现了约莫38Mb/妹妹?的2nm SRAM密度，创下新纪录。相较在基在FinFET的设计，N2的最低运行电压（Vmin）对于在高电流（HC）宏单元降低了约20mV，而高密度（HD）宏单元降低了30-35mV。这些改良使SRAM于约0.4V的电压下仍可以或许稳定地举行读写操作，同时连结高良率及靠得住性。
导线及电路优化：
除了了新型晶体管外，N2制程接纳全新的中间层（MoL）、后端层（BEOL）及远后端层（Far-BEOL）导线，电阻降低了20%，性能效率进一步晋升。N2的MoL引入了无拦截层的钨导线设计，垂直栅极接触电阻削减55%，振荡器频率提高约6.2%。此外，第一金属层（M1）接纳一次EUV暴光及单次蚀刻工艺（1P1E），削减了繁杂性、掩模数目，并提高了总体工艺效率。台积电体现，M1的1P1E工艺将尺度单元电容降低了近10%，节省了多个EUV掩模。
N2另有将金属（My）及通孔（Vy）电阻降低了10%，并为高性能盘算（HPC）运用提供了超高性能MiM（SHP-MiM）电容器，其电容密度约为200fF/妹妹?，经由历程削减瞬态电压降落（Voltage Droop），资助实现更高的最年夜运行频率（Fmax）。
3D重叠撑持：
N2技术另有引入了一种全新的铜RDL选项，配备平整钝化层及贯串硅通孔（TSV），优化用在正面临正面或者正面临反面3D重叠，SoIC键合间距为4.5μm，适用在人工智能（AI）、高性能盘算（HPC）甚至挪动装备设计。
投产时间：
台积电计划在2025年下半年最先N2制程技术的量产。
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