来历：IEEE Spectrum
看到底部的台积电新型晶体管了吗？我也没看到。——台积电
台积电于旧金山进行的 IEEE 国际电子器件聚会会议 (IEDM) 上先容了其下一代晶体管技术。N2（即 2纳米）技术是这家半导体代工巨头初次涉足的新型晶体管架构，称为纳米片或者围绕栅极。
三星拥有生产近似器件的工艺，英特尔及台积电预计均将于 2025 年最先生产。
与台积电今朝开始进的工艺 N3（3纳米）相比，这项新技术可将速率提高15%，能效提高30%，同时将密度也提高15%。
台积电研发及进步前辈技术副总裁 Geoffrey Yeap 于 IEDM上告诉工程师们，N2是“四年多的劳动结果”。现今的晶体管 FinFET 的焦点是垂直硅鳍。纳米片或者全栅晶体管则由一叠狭小的硅带组成。
这类差异不仅可以更好地节制经由历程器件的电流，另有允许工程师经由历程制作更宽或者更窄的纳米片来生产更多种类的器件。FinFET 只能经由历程增长器件中的鳍片数目（例如具备一个、两个或者三个鳍片的器件）才气提供这类多样性。可是纳米片为设计职员提供了介在二者之间的渐变选项，例如相称在 1.5 个鳍片或者任何可能更合适特定逻辑电路的选项。
台积电的这项技术名为 Nanoflex，允许于统一芯片上构建具备差异纳米片宽度的差异逻辑单元。由窄器件制成的逻辑单元可能组成芯片上的一般逻辑，而具备更宽纳米片的逻辑单元可以或许驱动更年夜的电流并更快地切换，可组成 CPU 焦点。
纳米片的矫捷性对于 SRAM（处置处罚器的重要片上存储器）的影响特别年夜。几代以来，这类由 6 个晶体管组成的要害电路的缩小速率一直不如其他逻辑电路快。但 N2 似乎打破了这类扩大阻滞的场所排�。佣杏⑸� Geoffrey Yeap 所描写的迄今为止最密集的 SRAM 单元：每一平方毫米 38 兆比特，比以前的技术 N3 提高了 11％。N3 的性能仅比其前代产物晋升了 6%。“SRAM 获得了接纳环栅技术的内涵上风，”Geoffrey Yeap 说道。
未来的全栅晶体管
当台积电宣布来岁晶体管的细节时，英特尔则于研究业界能将其缩短多永劫间。英特尔的谜底是：比最初预想的要长。
英特尔元件研究小组的硅技术专家 Ashish Agrawal 告诉工程师们：“纳米片架构现实上是晶体管架构的最终前沿。”甚至未来的互补场效应晶体管 (CFET) 器件（可能于 2030 年月中期问世）也是由纳米片组成的。是以，研究职员相识它们的局限性很是主要，Ashish Agrawal说道。
“今朝咱们另有没有碰到瓶颈。这是可行的，这就是证据……咱们正于制造一种性能很是精彩的晶体管”
—Sanjay Natarajan, 英特尔
英特尔证实，栅极长度为 6 纳米的晶体管性能优良。——英特尔
英特尔摸索了一个要害的缩放因素——栅极长度，即晶体管源极及漏极之间栅极笼罩的间隔。栅极节制着流过器件的电流。缩小栅极长度对于在削减尺度逻辑电路中器件与器件之间的最小间隔至关主要，因为汗青缘故原由，这类间隔称为接触多晶硅间距 (CPP)。
Ashish Agrawal 体现：“CPP 微调重要经由历程栅极长度来实现，但预计于 10 纳米栅极长度时就会阻滞。”人们一直认为，10 纳米的栅极长渡过短，不说其他问题，当器件处在关闭时，过量的电流会走漏到器件中。
“是以咱们思量将工艺推至 10 纳米如下，”Ashish Agrawal说。英特尔修改了传统的围绕栅极结构，是以器件只有一个纳米片，器件开启时电流会经由历程该纳米片。
经由历程减薄纳米片并修改其周围的质料，该团队乐成生产出性能可接管的器件，其栅极长度仅为 6 纳米，纳米片厚度仅为 3 纳米。
终极，研究职员预计硅栅全笼罩器件将到达微缩极限，是以英特尔及其他公司的研究职员一直于努力用二硫化钼等二维半导体取代纳米片中的硅。但 6 纳米的结果象征着可能暂时再也不需要这些二维半导体。
英特尔代工厂高级副总裁兼技术研究总司理Sanjay Natarajan体现：“今朝咱们另有没有碰到瓶颈。这是可行的，这就是证据……咱们正于制造一种性能很快盈VIII平台-是精彩的晶体管”，沟道长度为 6 纳米。
原文链接：
https://spectrum.ieee.org/tsmc-n2
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